昨天，估计很多人都被华为抛出的芯片韬(τ)定律刷屏了。

在此之前，我们知道在芯片上有摩尔定律，那就是芯片上的晶体管数量每约 18–24 个月翻一番，性能翻倍、成本减半。

这个摩尔定律，是靠芯片工艺的提升来实现的，也是目前的微缩工艺。

比如从10nm进入到7nm、5nm等，工艺越先进，晶体管越做越小，那么晶体管的密度越大， 同面积塞更多，这样实现了更快、更省电、更便宜。

而摩尔定律，主要是基于晶体管是平铺而成的，即晶体管在晶圆中，只铺一层，不会多层的去铺，因为铺多层，会影响到散热等等问题。

而昨天，华为提出了韬(τ)定律，将时间缩放准则（τ缩放）作为全新发展范式。

基于这个定律，华为开始将芯片进行逻辑折叠，也就是说晶体管不再是平铺式的结构了，可以采用立体的结构，如果说摩尔定律是盖平房，那么韬(τ)定律下，可以盖高楼了。

这样同样的面积之下，晶体管密度会大大提升，不会再要求先进的工艺。

按照华为的说法，在固定制程下晶体管密度阶段性提升55%，能效提升41%。

而首款采用逻辑折叠的芯片，将会是今年秋季发布的麒麟芯片，据称其晶体管密度会达到达到 238MTr/mm²，也就是3nm的水平。

注意，这是在等效7nm 成熟工艺下实现的，要知道以前进入5nm及以下，必须使用EUV光刻机，而这次不需了，直接用7nm的工艺，也能制造出等效于3nm水平的芯片了。

更进一步，到2031年时，用这种逻辑折叠技术，可以将晶体管密度做到400+MTr / mm² 晶体管密度、5.0GHz 主频，也就是等效2nm或1.4nm的水平。

注意，这还是在不使用EUV光刻机的情况之下，基于当前的7nm工艺制造出来的。

也就是说，华为的这一套方案，完全可以不使用被卡脖子的EUV光刻机，也能够实现到1.4nm，甚至未来更高的等效工艺，可以说这对于西方垄断的EUV方案，造成了致命一击。

要知道美国一直通过卡住EUV光刻机，来限制中国往先进芯片领域发展。

但如今华为这个技术一出来，那还需要什么EUV光刻机啊，我们一样可以实现1.4nm，那卡住又有何意义呢？

不过也有人在担心，一方面是这种逻辑折叠的立体结构，会不会影响散热，毕竟之前AMD搞过，发热到让人怀疑人生，AMD的还是CPU，可以用风扇，用水冷，如果用在手机芯片中，会不会发热？

另外，还有人觉得，既然用等效7nm工艺，也能实现1.4nm的水平。

那么对台积电等而言，用本来就1.4nm的工艺，再进行逻辑折叠，岂不是原地起飞，直接就变成了0.7，甚至0.5nm去了？

因为这种定律提出来，技术是不可能保密的住的，其它人一样可以使用。

所以，先让子弹飞一会，具体会怎么样，让我们拭目以待一下吧。